大解説！ “Broadwell-Y”な「Core M」はここがすごい（前編）

トランジスタの各層を接合するインターコネクト間隔も80ナノメートルから52ナノメートルに微細化され、チップの薄型化を可能にしている（写真＝左）。2次キャッシュメモリなどに利用されるSRAMのメモリセルで比較すると、14ナノメートルプロセスルールは22ナノメートルプロセスルールの54％のダイサイズに微細化することができるという（写真＝右）