次々世代のトランジスタ「シーケンシャルCFET」でシリコンの限界を突破（後編）

シーケンシャルCFETの製造工程フロー。出典：intelが2019年12月に国際学会IEDMで発表した論文「300mm Heterogeneous 3D Integration of Record Performance Layer Transfer Germanium PMOS With Silicon NMOS For Low Power High Performance Logic Applications」（論文番号29.7）から（クリックで拡大）