次々世代のトランジスタ「シーケンシャルCFET」の製造プロセス シリコン酸化膜(誘電膜)の厚みと、ウエハーの貼り合わせによる欠陥(ボイド)発生の関係。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料) (クリックで拡大) 記事に戻る 福田昭,EE Times Japan