電源/接地線の埋め込みで回路ブロックの電圧降下を半分以下に低減 チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials(CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料)」のアウトライン。講演スライド全体から筆者が作成したもの(クリックで拡大) 記事に戻る 福田昭,EE Times Japan