1nmが見えてきたスケーリング 「VLSI 2020」リポート 図9:配線断面積の縮小と配線抵抗の増加 出典:Mauro Kobrinsky, Intel, “On-Die Interconnect Challenges and Opportunities for Future Technology Nodes”, VLSI 2020, SC1.2(クリックで拡大) 記事に戻る 湯之上隆(微細加工研究所),EE Times Japan