半導体業界のトレンドは「3次元化」が明確に　VLSI 2019

図7　imecが発表した5nmクラスのトランジスタ 出典：Min-Soo KIM et al, imec,” 12-EUV Layer Surrounding Gate Transistor (SGT) for Vertical 6-T SRAM: 5-nm class Technology for Ultra-Density Logic Devices, VLSI2019より引用（クリックで拡大）

図7　imecが発表した5nmクラスのトランジスタ 出典：Min-Soo KIM et al, imec,” 12-EUV Layer Surrounding Gate Transistor (SGT) for Vertical 6-T SRAM: 5-nm class Technology for Ultra-Density Logic Devices, VLSI2019より引用（クリックで拡大）