「SEMICON West 2016」、imecが展望する5nm世代の配線技術（後編）

配線長を短くするために高性能プロセッサをSRAMキャッシュ層とCPUコア層（ロジック層）に分割して3次元積層する。imecの講演スライドから（クリックで拡大）