「20nmプロセスはダブルパターニングがコスト増要因に」、TSMCのCTOが明かす

左図は、シリコンインターポーザを用いた3次元パッケージングのイメージ。右図は、TSVを用いてダイを積層するタイプの3次元パッケージングの電極部をX線で撮影した画像である。