「20nmプロセスはダブルパターニングがコスト増要因に」、TSMCのCTOが明かす

左の写真がTSMCのJack Sun氏。右の図は、TSMCのロジックIC向け製造プロセスのロードマップである。赤色が高性能アプリケーション向けのプロセス、青色が低消費電力アプリケーション向けのプロセスとなっている。