第15回　DDR2 の実装からデバック手法：〜ステップ1　FPGA を用いた DDR2 SDRAMインタフェース〜

図5：1つのFPGAで、2つのDDR2 SDRAMチップをサポートした時のAddress/Command Groupのシミュレーション結果（スタービアの分岐点から DDR2 SDRAM チップまでのそれぞれの配線長差分が、右上の波形は1mm、右下の波形は0.5mmの場合）